PACT: Post-route Agentic Checkpoint Tuning for FPGA Timing Closure
Huan Lin, Kunlong Li, Lingli Wang, Zhiang Wang
FPT 2026·第一作者· 已接收
集成电路与体系结构 · CGRA 编译映射 / FPGA 时序优化 / 推理性能建模
复旦大学集成电路与微纳电子创新学院硕士在读,本科毕业于复旦大学物理学系。
研究方向是可重构架构的编译与映射:CGRA 的统一编译框架、路由反馈驱动的 DFG 变换, 以及把这套方法延伸到 FPGA 后布线时序收敛。近期也在做大模型推理的分析式性能建模。
工程上偏好把重复的分析与验证流程固化成工具——PACT 是这个思路在时序优化上的产物, GPROXY 是它在服务端的另一个例子。
Huan Lin, Kunlong Li, Lingli Wang, Zhiang Wang
FPT 2026·第一作者· 已接收